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Verilog
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/*
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* CN: 如果使用`include "head_1.v" 则模块 dependence_1 使用的应该是 head_1.v 文件中的，
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* 而不会调用child_1.v中的 dependence_1 同名模块。
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* EN:
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*/
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`include "child_1.v"
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`define main_o out
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module Main(
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input a, b, c,
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output Qus, Qs, `main_o
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);
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dependence_1 dependence_1(
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.a(a),
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.b(b),
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.c(c),
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.Q(Qus)
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);
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dependence_2 dependence_2(
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.a(a),
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.b(b),
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.c(c),
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.Q(Qs)
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);
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endmodule |