/* @meta
*   Create Date : 2/6/2025 14:58
*   Author : nitcloud
*   Target Device : [Target FPGA and ASIC Device]
*   Tool Versions : vivado 18.3 & DC 2016
*   Revision Historyc :
*   Revision : 
*       04/12 0.01 - File Created
*   Description :
*   Company : ncai Technology .Inc
*   Copyright : 1999, ncai Technology Inc, All right reserved
*/



/* @module
* Netlist : level-1
* FSMView : on
* Overview: 4-stage pipelined accumulator.
*/

/* 
* 这是一些简单的文字，可以随意渲染
* :::info
* 请注意版权问题
* :::
* 
* 使用 C 语言如此进行简单的编译
* ```c
* int main() {
*     return 0;
* }
* ```
*/

/* @wavedrom accuml this is accuml wavedrom
{signal: [
  {name: 'clock', wave: '10101010101010101'},
  {name: 'reset', wave: '10...............'},
  {name: 'clr', wave: '01.0.............'},
  {name: 'idata', wave: 'x3...............', data: ['5']},
  {name: 'odata', wave: 'x........5.5.5.5.', data: ['5','10','25','30']}, 
]}
*/

module adder(
    // 这是一个简单的注释
    // 这是它们的第二行注释
    input a,
    input b,
    
    // 这是输出信号
    output c,
);
    // 具体的代码实现
    meta_add u_meta_add(a, b, c);
endmodule