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Verilog
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Verilog
`timescale 1ns / 1ps
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// Company:
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// Engineer:
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// Create Date: 2024 年 05 月 15 日 星期三
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// Design Name: test
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// Module Name: test.v
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// Project Name:
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// Target Devices:
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// Tool Versions:
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// Description:
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// Dependencies:
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// Revision:
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// Revision 0.01 - File Created
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// Additional Comments:
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module TOP
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(
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);
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//Input and output declaration.
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output spi_adc_csn;
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output spi_dac_csn;
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// output spi_iop_csn;
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input spi_iop_csn;
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// output spi_mul_sdt;
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output spi_mul_sdi;
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input spi_mul_sdo;
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//Wire and reg declaration.
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//Wire and reg in this module.
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//logic.
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endmodule |