sv-parser/sv-parser-pp/testcases/macro_identifier.sv
2022-07-21 13:18:22 +02:00

11 lines
131 B
Systemverilog

module a;
`define A "aaa"
`define \B "bbb"
initial begin
$display(`A);
$display(`\A );
$display(`B);
$display(`\B );
end
endmodule